Verilog

Fra Wikipedia, den frie encyklopedi
Hopp til navigering Hopp til søk

Verilog, standardisert som IEEE 1364, er et maskinvarebeskrivende språk (HDL) som brukes til å modellere elektroniske systemer. Det brukes vanligvis i design og verifikasjon av digitale kretserregister-overførings nivået av abstraksjon. Det brukes også til verifikasjon av analoge kretser og integrerte kretser med blandede signaler, så vel som i design av genetiske kretser.[1] I 2009 ble standarden Verilog (IEEE 1364-2005) innlemmet i standarden SystemVerilog, og omvandlet til IEEE Standard 1800-2009. Siden da, er Verilog offisielt en del av språket SystemVerilog. Den nåværende versjonen er standarden IEEE 1800-2017.[2]

Referanser[rediger | rediger kilde]

Harddisk.svgDenne informasjonsteknologirelaterte artikkelen er foreløpig kort eller mangelfull, og du kan hjelpe Wikipedia ved å utvide den.